Bosh sahifa > Yangiliklar > Kontent

BT81X (815/6) Kengaytirilgan EVE Grafik Dvigatel Parallel RGB interfeysi

May 09, 2019

RGB parallel interfeysi 29 ta signaldan iborat: DISP, PCLK, VSYNC, HSYNC, DE, R uchun har birida 8 ta signal,
G va B
RGB registrlar majmui LCD ishini va vaqt parametrlarini sozlash.
REG_PCLK PCLK bo'limi hisoblanadi. Asl qiymati 0, ya'ni PCLK chiqishi o'chirilganligini bildiradi. Qachon
REG_PCLK 0 (1-1023) emas, PCLK chastotasini quyidagicha hisoblash mumkin:
PCLK chastotasi = tizim soatining chastotasi / REG_PCLK
BT815 / 6 tizimi soat chastotasi programlanabilir. Ba'zi PCLK mumkin bo'lgan chastotalar
BT815 / 6 qo'llab-quvvatlaydi Jadval 4-11 da berilgan.
image

REG_PCLK_POL soatning polaritesini belgilaydi, musbat faol soat burchagi uchun 0 va salbiy soat uchun 1 bilan belgilanadi
qirrasi.
REG_CSPREAD, PCLK faol soati chekkasiga nisbatan RGB signallarining o'tishini nazorat qiladi. Qachon
REG_CSPREAD = 0, R [7: 0], G [7: 0] va B [7: 0] signallari PCLK ning faol qirrasidan keyin o'zgaradi. Qachon
REG_CSPREAD = 1, R [7: 0] PCLK soati erta va B [7: 0] keyinchalik PCLK
shovqin shovqin.
REG_DITHER rangni kamaytirishi mumkin. Ushbu parametr displeydagi yarim rang ko'rinishini yaxshilaydi.
Ichki sifatida, grafik qidiruvi 8 bitlik aniqlikdagi rang qiymatlarini hisoblaydi; Biroq, LCD rang
kamroq aniqlikda.
REG_OUTBITS har bir rang kanalining bit kengligini beradi; har bir R / G / B rangi uchun standart 8/8/8 bit.
Bundan pastroq qiymat har bir kanal uchun pastroq nozik LCD dispetcherlikka ruxsat beruvchi kam bitni bildiradi
ko'rsatiladi.
REG_SWIZZLE bosib chiqish rangli pimlarni tartibga soladi, bu esa komponentning turli xil LCD-lariga yordam beradi
panel tadbirlari. Ro'yxatga olish bitining 0 biti har bir rang kanalidagi bitlarning teskari tartibini o'zgartiradi.
Bit 1-3 1-3 RGB tartibini nazorat qiladi. Bitni sozlash 1 R va B kanallarini almashtirishga olib keladi. Bit 3 ni sozlash imkonini beradi
aylanish faollashtiriladi. Bit 3 o'rnatilgan bo'lsa, (R, G, B) bit 2 ning bittasi bo'lsa, o'ngga qaytariladi yoki agar bit 2 nol bo'lsa.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 va REG_HSYNC1 LCD gorizontal
vaqt. Har bir registrda 0 dan 4095 PCLK davrlarini programlanadigan oraliqlarga ruxsat berish uchun 12 bit mavjud. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 va REG_VSYNC1 LCD vertikal vaqtni belgilaydi. Har bir
ro'yxatga olish uchun 0 dan 4095 qator oralig'ida dasturlash mumkin bo'lgan 12 ta bit mavjud.

image

image

image