Bosh sahifa > Ko'rgazma > Kontent

Chiziqdagi tizim (SoCs) Dizayn tekshiruvi

Mar 08, 2019

Chipslar yarimo'tkazgich quyish uskunasiga yuborilishidan oldin mantiqiy to'g'riligi uchun tekshiriladi. Ushbu jarayon funktsional tekshiruv deb ataladi va u jip dizayn hayot aylanish jarayonida sarflanadigan vaqt va energiyaning sezilarli qismini tashkil etadi, ko'pincha 70% ga baholanadi. Chiptalarning murakkabligi oshib borishi bilan SystemVerilog, SystemC, e va OpenVera kabi apparat tekshiruv tillari qo'llanilmoqda. Tasdiqlash bosqichida topilgan xatolar dizaynerga xabar qilinadi.


An'anaga ko'ra, muhandislar qayta ishlashga yaroqli qurilmalarda simulyatsiya tezlashuvi, emulyatsiya yoki prototipni ishlab chiqishda foydalanadilar, chunki ular tasodifiy deb nomlanuvchi dizayni yakunlashdan oldin SoC dizaynlari uchun apparat va dasturlarni tekshirish va disk raskadrovka qilishadi. FPGA prototiplari qayta programlanabildi, disk raskadrovka qilish va ilovalarga xos kompleks sxemalarga (ASICs) nisbatan moslashuvchan bo'lganligi sababli, maydon dasturlash mumkin eshik tizmalari (FPGA) afzalliklarga ega.


Oliy imkoniyatlar va tezkor kompilyatsiya qilish vaqtida simulyatsiya tezlashuvi va emulyatsiyasi tizimlarga keng qarashni ta'minlovchi kuchli texnologiyalardir. Har ikkala texnologiya sekin-asta MGts buyurtmasi bo'yicha ishlaydi, bu esa ancha sekinroq bo'lishi mumkin - bu SoC operatsion chastotasiga nisbatan 100 baravar sekinroq. Tezlashtirish va emulyatsiya qutilari ham juda katta va qimmatroq bo'lib, 1 million dollarni tashkil etadi.


FPGA prototiplari, aksincha, muhandislarga haqiqiy dunyoning ogohlantiruvchi tizimlarida to'liq ish chastotasini tasdiqlash yoki sinovdan o'tkazish uchun FPGA-lardan bevosita foydalanishadi. Certus kabi asboblar FPGA RTL-ga problarni kuzatish uchun mavjud bo'lgan signallarni kiritish uchun ishlatiladi. Bu mantiqiy analizatorga o'xshash qobiliyatlarga ega bo'lgan bir nechta FPGA-larda apparat, dasturiy ta'minot va dasturiy ta'minotning o'zaro bog'liqligini disk raskadrovka uchun ishlatiladi.


Bunga parallel ravishda apparat elementlari guruhlangan va mantiqiy sintez jarayoni orqali o'tkazilib, unda ishlash chastotasi va kutilgan signal uzilishlari kabi ishlash cheklovlari qo'llaniladi. Bu esa, dizaynni jismoniy elektronlar va ularning o'zaro bog'lanishi deb ta'riflovchi aniq ro'yxat sifatida ma'lum bo'lgan chiqim hosil qiladi. Ushbu netlistslar SoC-ni chip ustida chop etilishi mumkin bo'lgan elektron sifatida sxematik tavsifini ishlab chiqarish uchun komponentlarni bog'lab turgan yopishqoq mantiq bilan birlashtiriladi. Ushbu jarayon yer va marshrut sifatida tanilgan va SoCs dasturga xos integral mikrosxemalar (ASIC) sifatida ishlab chiqarilgan bo'lsa, tarmoqli oldidan foydalaniladi.