Bosh sahifa > Ko'rgazma > Kontent

Joylashtirilgan dasturli eshik dizayni Ustasi va dasturlash

Mar 11, 2019

FPGA ning xatti-harakatlarini aniqlash uchun foydalanuvchi apparat ta'rifi tilida (HDL) yoki sxematik dizaynda dizaynni taqdim etadi. HDL formati katta tuzilmalar bilan ishlash uchun ko'proq mos keladi, chunki har bir bo'lakni qo'l bilan chizishdan ko'ra, yuqori darajadagi funktsional xatti-belgilash mumkin. Shu bilan birga, sxematik yozuv dizayni va komponent modullarini osonroq vizualizatsiyalash imkonini berishi mumkin.


Elektron dizayn otomasyon vositasidan foydalanib, texnologiya bilan bog'langan netlist tuziladi. Netlist, odatda, FPGA kompaniyasining xususiy joy va marshrut dasturlari tomonidan bajariladigan joy-marshrut deb ataladigan jarayon yordamida haqiqiy FPGA arxitekturasiga mos kelishi mumkin. Foydalanuvchining vaqtni tahlil qilish, simulyatsiya va boshqa tasdiqlash va aniqlash usullari orqali xarita, joy va marshrutni natijalarini tekshiradi. Dizayn va tasdiqlash jarayoni tugashi bilan, odatda FPGA sotuvchining xususiy dasturiy ta'minotidan foydalanadigan hosil bo'lgan ikkilik fayl FPGAni sozlash uchun ishlatiladi (qayta). Ushbu fayl ketma-ket interfeys (JTAG) yoki EEPROM kabi tashqi xotira qurilmasi orqali FPGA / CPLDga o'tkaziladi.


Eng keng tarqalgan HDL - VHDL va Verilog, shuningdek SystemVerilog kabi kengaytmalar. Shu bilan birga, assambleya tillari bilan taqqoslanadigan HDL larda murakkabliklarni kamaytirishga urinish uchun alternativ tillarni kiritish yo'li bilan soyutlama darajasini ko'tarish bo'yicha harakatlar mavjud. National Instruments 'LabVIEW grafik dasturlash tili (ba'zida "G" deb ataladi) FPGA apparatini maqsadli va dasturlash uchun FPGA qo'shimcha moduliga ega.


FPGA-larda murakkab tizimlarni loyihalashni soddalashtirish uchun dizayn jarayonini tezlashtirish uchun sinovdan o'tgan va optimallangan oldindan belgilangan murakkab funksiyalar va davriy kutubxonalar mavjud. Ushbu oldindan belgilangan davrlar odatda intellektual mulk (IP) yadrosi deb ataladi va FPGA sotuvchilari va uchinchi tomon IP-provayderlari tomonidan taqdim etiladi. Ular kamdan-kam hollarda bepul va odatda o'zlarining litsenziyalari ostida ozod qilinadi. Boshqa oldindan belgilangan davrlarni OpenCore (masalan, GPL, BSD yoki shunga o'xshash litsenziyalar kabi erkin va ochiq kodli litsenziyalarda) va boshqa manbalar kabi ishlab chiquvchi jamoalardan olish mumkin. Bunday dizaynlar "ochiq manba apparat" deb nomlanadi.


Odatda, dizayn oqimi, FPGA dastur ishlab chiquvchisi dizayni dizayn jarayonida bir necha bosqichda simulyatsiya qiladi. Dastlab VHDL yoki Verilogdagi RTL ta'rifi tizimni simulyatsiya qilish va natijalarni kuzatish uchun sinov stantsiyalari yaratib taqlid qilinadi. So'ngra, sintez qidiruvi netlistga tuzilganidan so'ng, tarmoq ro'yxati sintezni xatosiz davom etayotganini tasdiqlash uchun takrorlanadigan takroriy tavsifga tarjima qilingan. Nihoyat, dizayn FPGAda belgilanadi, u erda nuqta tarqalishi kechikishlar qo'shilishi mumkin va simulyatsiya ushbu qiymatlar bilan qayta ro'yxatga olinadi.


Yaqinda OpenCL (Open Computing Language) dasturchilar tomonidan FPGA-larni taqdim etadigan ishlash va quvvat samaradorliklaridan foydalanish uchun foydalanilmoqda. OpenCL dasturi dasturchilarga kodlashni C dasturlash tilida va OpenCL tuzilmalari yordamida OpenCL yadrosi sifatida FPGA vazifalarini bajarishga imkon beradi. Qo'shimcha ma'lumot uchun yuqori darajali sintez va HDL ga C-ga qarang.